2022年3月，Intel、AMD、ARM、高通、三星、臺積電、ASE、Google Cloud、meta和微軟十家巨頭成立Chiplet標(biāo)準(zhǔn)聯(lián)盟，制定了通用Chiplet的高速互聯(lián)標(biāo)準(zhǔn)UCIe（Universal Chiplet Interconnect Express）。同年，作為測試測量領(lǐng)域優(yōu)質(zhì)的供應(yīng)商Keysight宣布加入U(xiǎn)CIe聯(lián)盟。

后摩爾時(shí)代的拯救者Chiplet

在過去數(shù)十年，半導(dǎo)體制程及工藝基本支持著摩爾定律在不斷推進(jìn)，在性能不斷增強(qiáng)，晶體管的尺寸不斷微縮，制程工藝的節(jié)點(diǎn)逐漸來到3nm 2nm接近極限制程，隨之帶來的則是跳躍式的設(shè)計(jì)和制作成本增長。那么伴隨著摩爾定律逐漸放緩，我們來到了后摩爾時(shí)代，行業(yè)矚目的Chiplet（小芯片/芯粒）技術(shù)像是帶來了曙光，成為了持續(xù)提高SoC高集成度和算力密度的重要途徑，下面我們就來簡要介紹一下該技術(shù)。

形象的講Chiplet其實(shí)是一種積木游戲，通過2.5D/3D集成封裝等技術(shù)，能夠?qū)⒉煌に嚬?jié)點(diǎn)、不同功能、不同材質(zhì)的芯片，如同搭積木一樣集成一個(gè)更大的系統(tǒng)級芯片（SoC）。追本溯源，其實(shí)Chiplet并不是一項(xiàng)新技術(shù)，早在十年前就被提出，像近期采用了UltraFusion封裝架構(gòu)的M1 Ultra芯片就是Chiplet的成功應(yīng)用，通過兩顆M1 Max晶粒的內(nèi)部互連，提供了高于市面16核PC 90%運(yùn)算性能。隨后由幾家巨頭主導(dǎo)的MCM（Multi-Chip Module）CoWoS（Chip-on-Wafer-on-Substrate）EMIB（Embedded Multi-die Interconnect Bridge）等底層先進(jìn)的封裝成為主流，為chiplet的推廣提供了極大的助力。

問：那么chiplet優(yōu)點(diǎn)在哪里呢？

答：1.通過把大芯片分割成面積較小的芯片，可有效改善生產(chǎn)的良率，降低晶圓制造成本。

2.可根據(jù)不同IP的需求，將不需要最先進(jìn)制程的元件獨(dú)立出來，使用制程成熟的元件替換，從而進(jìn)一步降低制造成本。

3.通過在芯片設(shè)計(jì)階段將SOC按功能分解成一個(gè)個(gè)芯粒，從而重復(fù)利用部分模塊化芯粒，達(dá)到降低設(shè)計(jì)難度和設(shè)計(jì)成本。

UCIe助力新興技術(shù)Chiplet

新興技術(shù)Chiplet如果要成為主流的技術(shù)，就需要統(tǒng)一多家供應(yīng)商的各種功能芯片的各類設(shè)計(jì)、互連、接口標(biāo)準(zhǔn)，標(biāo)準(zhǔn)化Chiplets之間交互的通信互連協(xié)議。2022年3月由多家國際半導(dǎo)體巨頭聯(lián)合推出了UCIe 1.0 spec，該標(biāo)準(zhǔn)針對Chiplet技術(shù)建立，致力于推動芯片互聯(lián)的標(biāo)準(zhǔn)化發(fā)展，構(gòu)建出相互兼容的芯片生態(tài)系統(tǒng)。下面我們就來簡單看一下UCIe規(guī)范相關(guān)內(nèi)容。

UCIe 1.0支持不同的數(shù)據(jù)傳輸速率，位寬，凸點(diǎn)間隔，還有通道，來保證最廣泛的可行的互用性。UCIe中定義了一個(gè)邊帶接口使設(shè)計(jì)和驗(yàn)證變得容易。其中互聯(lián)的單簇的組成單元是包含了N條單端、單向、全雙工的數(shù)據(jù)線（標(biāo)準(zhǔn)封裝N=16，高級封裝N=64），一條單端的數(shù)據(jù)線用作有效信號，一條線用于追蹤，每個(gè)方向都有一個(gè)差分的發(fā)送時(shí)鐘，還有每個(gè)方向的兩條線用于邊帶信號（單端，一條是800MHz的時(shí)鐘，一條是數(shù)據(jù)線）。高級封裝中支持把空閑的線束作為錯(cuò)誤處理線束（包括時(shí)鐘，有效信號，邊帶信號等），標(biāo)準(zhǔn)封裝選項(xiàng)中支持位寬退化來處理錯(cuò)誤。多簇的UCIe互聯(lián)可以組合起來在每條連接鏈路上提供更優(yōu)的性能。

UCIe 是一種分層協(xié)議，它包含物理層（含封裝）、D2D適配層和協(xié)議層。物理層負(fù)責(zé)處理電信號、時(shí)鐘信號、鏈路訓(xùn)練和邊帶信號等。D2D適配層則為chiplet提供鏈路狀態(tài)管理和參數(shù)調(diào)整。通過使用循環(huán)冗余校驗(yàn)CRC和鏈路級重傳機(jī)制保證數(shù)據(jù)的可靠傳輸。此外，D2D適配層配備了底層仲裁機(jī)制用于支持多種協(xié)議，以及通過數(shù)據(jù)寬度為256字節(jié)的流量控制單元（FLIT）進(jìn)行數(shù)據(jù)傳輸?shù)牡讓觽鬏敊C(jī)制。

如今，PCIe和CXL協(xié)議已經(jīng)被廣泛部署在幾乎所有的板級計(jì)算單元上，因此UCIe通過在協(xié)議層本地端提供PCIe和CXL協(xié)議映射，以利用現(xiàn)有的生態(tài)和資源來確保各互連設(shè)備之間的無縫交互。借助PCIe和CXL，可以將已部署成功的SoC構(gòu)建、鏈路管理和安全解決方案直接遷移到UCIe。UCIe還定義了一種“流協(xié)議”，可用于映射其他協(xié)議。

在UCIe 1.0定義了如下兩種類型的封裝，其中標(biāo)準(zhǔn)封裝（2D）成本效益更高，而更先進(jìn)的封裝（2.5D）則是為了追求更高的功率。在實(shí)際的設(shè)計(jì)中，由多種商用的封裝方式可供選擇。UCIe規(guī)范支持這些類別中所有類型的封裝選擇。

UCIe的測試挑戰(zhàn)

UCIe標(biāo)準(zhǔn)化的統(tǒng)一架構(gòu)將會大大促進(jìn)Chiplet開放生態(tài)的發(fā)展，這意味著生態(tài)鏈中的不同環(huán)節(jié)IP、芯片設(shè)計(jì)、封裝設(shè)計(jì)、設(shè)計(jì)服務(wù)等需要統(tǒng)一和可靠的標(biāo)準(zhǔn)實(shí)現(xiàn)互連，各個(gè)芯粒部件和系統(tǒng)整合所需要嚴(yán)格的互操作測試標(biāo)準(zhǔn)，目前UCIe 1.0標(biāo)準(zhǔn)初步定義了一致性和調(diào)試的初期框架，規(guī)范組織也在規(guī)劃相應(yīng)的認(rèn)證體系架構(gòu)，如下圖所示，在基礎(chǔ)規(guī)范之上，UCIe聯(lián)盟的工作組將會制定專門的測試規(guī)范，包括從物理層、適配層、協(xié)議層、對各個(gè)子部件進(jìn)行互操作和一致性測試，通過標(biāo)準(zhǔn)化一致性測試流程和方法，保證芯片的可靠整合。