CDR的背景

隨著5G/數(shù)據(jù)中心的高速發(fā)展，光傳輸向著更高速率、更低延時演進，這就要求對應的光模塊經(jīng)過傳輸后盡量減小失真，以便在接收端將信號完整地再生出來。從10G長距到25G,再到50G/200G/400G PMA4，由于光纖傳輸鏈路線性/非線性效應，因此需要引入時鐘數(shù)據(jù)恢復技術（CDR：Clock Data Recovery）。

CDR的原理

時鐘恢復（CDR）的原理：

首先，利用本地產(chǎn)生的多相位時鐘對數(shù)據(jù)多次采樣，判斷數(shù)據(jù)比特的邊沿，并通過PLL將時鐘邊沿與其對齊，從而實現(xiàn)與數(shù)據(jù)同頻率、同相位時鐘的恢復。

其次，利用已同步時鐘的最優(yōu)相位對輸入數(shù)據(jù)采樣，使其實現(xiàn)最高的輸入信噪比，并把采樣結果作為已恢復數(shù)據(jù)輸出。

時鐘是數(shù)字通信的基礎，在設備發(fā)射端，數(shù)據(jù)是根據(jù)時鐘的節(jié)拍，一拍一拍拍出來的。同樣在接收端，數(shù)據(jù)也是根據(jù)時鐘的邊沿（上升沿/下降沿）來采樣獲得的。

圖1

如果沒有時鐘做標定，一連長串的數(shù)據(jù)沒有意義，如上圖，是101，還是110011？如何解決這個問題呢？

1）隨路時鐘（trigger）, 不需要額外的時鐘恢復，但是需要多一路時鐘信道。

圖2

2）時鐘恢復，需要接收端具備時鐘恢復的能力。那么如何從串行數(shù)據(jù)中提取時鐘呢？

CDR結構組成

CDR核心--鎖相環(huán)（PLL：Phase Lock Loop）

數(shù)據(jù)經(jīng)過CDR恢復的時鐘再生以后，變成理想信號，這個比較容易理解。重點就是這個時鐘是怎么恢復出來的，這個也就是CDR的核心部分，即鎖相環(huán)PLL。

圖3

鎖相環(huán)有3個部分組成：鑒相器、低通濾波器、壓控振蕩器（VCO）。

鑒相器PD（Phase Detector/phase comparator）

圖4 PD/CP示意圖

經(jīng)過鑒相器以后，頻差（或者相差）再經(jīng)過低通濾波器的積分，就以電壓的形式控制VCO的輸出頻率。VCO（壓控振蕩器）是一個電壓控制頻率輸出的器件。實質上這個過程就是一個電壓反饋回路：

1）當時鐘頻率低于輸入信號頻率時，電壓越來越大（PWM占空比增大，高電平占比增多），VCO輸出頻率提高，時鐘加快；

2）當時鐘頻率高于輸入信號時候，電壓越來越?。≒WM占空比減小，低電平占比增多），VCO輸出頻率減小，時鐘減慢；

通過以上兩個過程，實現(xiàn)動態(tài)平衡，最終VCO輸出的頻率鎖定（等于）輸入信號的頻率。

圖5 頻率相位鎖定

上圖DATA IN是理想的010101電平。但是實際上數(shù)據(jù)輸入可能是11001100011100001111，有長連0，長連1的。那么此時該如何處理呢？

對于數(shù)字邏輯來說頻率最快的是0101，如果出現(xiàn)了長連0或者長連1以后，我們可以理解為此刻信號的頻率變低了：

經(jīng)過鑒相后PD OUT有長高/長低電平，此時VCO頻率會降低，時鐘就會減慢；

時鐘減慢后，此時PD OUT又出現(xiàn)了高電平，又需要將時鐘變快，如此反復調節(jié)完成動態(tài)的平衡，最終時鐘鎖定。

我們知道鎖相環(huán)里面的低通濾波器是個積分器，上面出現(xiàn)的有限的連0和連1，不會改變VCO的電壓，因為積分器需要一定的時間才能引起VCO上電壓的變化。如果連續(xù)的連0或者連1太多，將會導致VCO上的電壓發(fā)生改變，就會引起失鎖。