LVDS有一個特點，就是采用電流傳輸驅動模式，電流標準值通常為3.5 mA。LVDS接收器由于具有很高的輸入阻抗，所以LVDS的接收端需要端接一個100歐的電阻以對驅動電流進行接收。其識別邏輯’1’和邏輯’0’是根據(jù)電流的方向來識別，如圖1所示，LVDS差分信號在輸出端接有串行匹配50歐電阻，以Cyclone IV FPGA為例，FPGA的rxin+和rxin-端，并有一個100歐的電阻，該電阻即是LVDS驅動電流的取樣電阻。當電流方向由txout +到txout –時，此時rxin+和rxin-端會產(chǎn)生350 mV的壓降，此時被認定為邏輯’1’，當電流方向由txout-到txout +時，此時rxin+和rxin-端會產(chǎn)生- 350 mV的壓降，因此被認定為邏輯’0’。
圖1
關鍵詞:儀器儀表 測試測量 技術分析 LVDS信號 瀏覽量：1664
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